【導(dǎo)讀】在許多嵌入式系統(tǒng)應(yīng)用中，通常都會使用分立式邏輯器件，例如 74'HC 系列。這些 邏輯器件的優(yōu)勢在于可以獨立于單片機（MCU）工作，并且響應(yīng)速度比軟件快得多。但 是，這些器件會增加物料清單（BOM）并且需要占用額外的 PCB 面積。
開發(fā)人員可利用 PIC16F13145 系列單片機中的可配置邏輯模塊（CLB）外設(shè)實現(xiàn)硬件中復(fù)雜的分立邏輯功能，從而精簡物料清單（BOM）并開發(fā)定制專用邏輯。
在許多嵌入式系統(tǒng)應(yīng)用中，通常都會使用分立式邏輯器件，例如 74'HC 系列。這些 邏輯器件的優(yōu)勢在于可以獨立于單片機（MCU）工作，并且響應(yīng)速度比軟件快得多。但 是，這些器件會增加物料清單（BOM）并且需要占用額外的 PCB 面積。
為了解決這一問題，Microchip 的許多單片機都集成了一種名為可配置邏輯單元 （CLC）的外設(shè)（在 PIC? MCU 上）或名為可配置定制邏輯（CCL）的類似外設(shè)（在 AVR? MCU 上）。這兩種外設(shè)都實現(xiàn)了軟件定義的定制邏輯，可以獨立于 CPU 執(zhí)行。換句話說， 一旦設(shè)置了定制邏輯功能，其行為就獨立于單片機。
但是，這兩種外設(shè)存在限制，即每個實例的邏輯數(shù)量非常小。每個 CLC 大約相當于 一個查找表（LUT），而 CCL 相當于一個內(nèi)部具有幾個獨立 LUT 的實例。這兩種外設(shè)的功 能非常強大，可用于開發(fā)簡單邏輯電路、將各種信號混合在一起以及與其他硬件外設(shè)相集成。例如，硬件按鈕去抖、WS2812 輸出生成和正交解碼這些示例都需要使用這兩種外設(shè)， 但單片機中這兩種外設(shè)的數(shù)量并不多，因此限制了應(yīng)用的復(fù)雜度。
為了支持更復(fù)雜的應(yīng)用，PIC16F13145 系列單片機引入了一種名為可配置邏輯模塊 （CLB）的新型邏輯外設(shè)（如圖 1 所示）。請注意，CLB 并不會取代 CLC 或 CCL 外設(shè)，器件 可以同時配備 CLC/CCL 和 CLB。
圖 1—— CLB 框圖
PIC16F13145 系列單片機上的 CLB 包含四個邏輯組，每組包含八個 BLE。不同邏輯 組的 BLE 之間彼此連接——每個邏輯組代表兩個 GPIO 輸出和一個可選的 CPU 中斷。當工 作電壓為 5.5V 時，BLE 的傳播時間典型值小于 6 ns。整個結(jié)構(gòu)中的所有 BLE 共用一個公共 時鐘，其時鐘源與可選的時鐘分頻器一起在軟件中進行配置。CLB 可以使用單片機的內(nèi)部 時鐘源之一或外部提供的時鐘源。
該外設(shè)從單片機的存儲器中進行初始化，之后可通過外設(shè)引腳選擇（PPS）直接從 自身結(jié)構(gòu)中控制引腳。用戶可通過 PPS 重新分配用于硬件外設(shè)的 I/O 引腳，從而獲得更大 的設(shè)計靈活性。舉例來說，如果 SPI 時鐘先前使用 RA1，但使用 RA6 會更有利，那么便可 以通過 PPS 重新映射引腳。
CLB 中的其他元件包括專用的 3 位硬件定時器（帶解碼輸出）、用于輸入信號的邊 沿檢測器以及 32 位輸出寄存器（用于調(diào)試）。單片機上的其他獨立于內(nèi)核的外設(shè)（CIP） 輸出可用作 CLB 的輸入，以便實現(xiàn)更復(fù)雜的設(shè)計。
由于 CLB 比 CLC 或 CCL 復(fù)雜得多，因此 Microchip 開發(fā)了一款名為 CLB 合成器的新 工具。CLB 合成器提供了一個用于配置邏輯的圖形界面，如下面的圖 2 所示。除了邏輯原語之外，該工具還支持更高級的邏輯模塊庫（可由用戶預(yù)先提供或定制）。
與該圖形工具交互時，后臺會自動生成一個 Verilog 模塊用于合成。如果開發(fā)人員 更喜歡編寫自己的 Verilog 或者已準備好該文件，則可以將其作為模塊直接導(dǎo)入工具。
圖 2——已打開相移鍵控（PSK）示例的 CLB 合成器
CLB 合成器的輸出是一個匯編文件，其中包含用于設(shè)置 CLB 的比特流和一些用于將 CLB 配置為外設(shè)的源代碼。該工具可通過 MPLAB?代碼配置器（MCC）或獨立在線工具運行。MCC 是一款代碼生成實用程序，允許用戶使用可視化界面來設(shè)置和配置單片機中的 外設(shè)。當硬件外設(shè)完成配置后，MCC 將生成初始化代碼和器件 API。
在運行時，使用板上硬件直接從程序存儲器加載 CLB 比特流。這種實現(xiàn)的好處在 于如果在程序運行時需要更改 CLB 配置，則可以使用存儲在器件存儲器中的不同比特流 重復(fù)執(zhí)行加載過程。
為了演示 CLB 的應(yīng)用，我們創(chuàng)建了一系列用例示例。這里我們將討論兩個示例：7 段顯示轉(zhuǎn)換器和 SPI 至 WS2812 轉(zhuǎn)換器。用例示例可作為構(gòu)件復(fù)制以用作完整解決方案的 一部分。這里旨在展示該外設(shè)的實用性以及它能夠為設(shè)計帶來哪些價值。
第一個用例是 7 段顯示轉(zhuǎn)換器。7 段顯示器可通過一組普通的 I/O 引腳驅(qū)動，但標 準實現(xiàn)通常需要使用軟件定義的查找表將輸入數(shù)字轉(zhuǎn)換為適合顯示器的正確輸出模式。在 該實現(xiàn)中，CLB 充當硬件查找表。所需的輸出字符（0 到 F）從軟件加載到 CLB 輸入寄存 器中。顯示器的每個輸出段均由 LUT 控制，以將輸入映射到輸出。
該用例示例在內(nèi)部用于構(gòu)建計時系統(tǒng)的新控制板。最初的用戶界面是在 20 世紀 80 年代使用 74'HC 系列邏輯開發(fā)。使用 CLB 后，一個 20 引腳的單片機即可實現(xiàn)電路板上的 顯示和鍵盤邏輯，極大地精簡了物料清單（BOM）。圖 3 并排給出了兩種方案以供比較。
圖 3——原 PCB 與新 PCB 的并排比較。該示例由 Josh Booth 開發(fā)。
下一個示例是 SPI 至 WS2812 轉(zhuǎn)換器。WS2812 是一種單線串行協(xié)議，用于通過脈 寬調(diào)制控制 LED 陣列。
在本例中，SPI 硬件用作要發(fā)送到 LED 的數(shù)據(jù)的移位寄存器，而 CLB 用于將 SCLK 和 SDO 轉(zhuǎn)換為預(yù)期的輸出。 在本例中，這是通過單觸發(fā) 3 位計數(shù)器、帶使能功能的 D 鎖存器和 4 輸入 LUT 來 實現(xiàn)，如下面的圖 4 所示。該實現(xiàn)的技巧體現(xiàn)在 SPI 和 CLB 的時鐘源。SPI 時鐘設(shè)置為空 閑高電平、在上升沿改變狀態(tài)并以 WS2812 輸出的頻率（800 kHz）運行，而 CLB 的時鐘 源以前者 10 倍的頻率（8 MHz）運行。當 SCLK 為低電平時，將觸發(fā) 3 位計數(shù)器并開始計 數(shù)。當計數(shù)到 7（0b111）時，3 位計數(shù)器將停止并保持為 0，直到時鐘脈沖的下一個低電 平周期為止。
計數(shù)器的輸出與輸出數(shù)據(jù)的鎖存版本一起饋入 4 輸入 LUT。這將設(shè)置數(shù)據(jù)的輸出模 式，如圖 4 的右側(cè)所示。計數(shù)器復(fù)位后，計數(shù)器輸出將保持為 0 以完成循環(huán)。之后，可 根據(jù)需要發(fā)送 SPI 硬件中的下一個字節(jié)，重復(fù)該循環(huán)。
圖 4——SPI 至 WS2812 轉(zhuǎn)換器框圖（由 Petre Teodor-Emilian 開發(fā)）
這兩個示例都證明了單片機內(nèi)部分立邏輯的優(yōu)勢。硬件外設(shè)可將 CPU 從各種任務(wù) 中解放出來，從而縮短響應(yīng)時間并降低功耗，同時減少元器件數(shù)量。有了 CLB，之前無法 在單片機內(nèi)部實現(xiàn)的復(fù)雜應(yīng)用現(xiàn)在都可以順利開發(fā)。目前，可前往 Microchip 直銷網(wǎng)站或 其他代理商處購買 PIC16F13145 系列單片機來獲取 CLB。
Robert Perkel 是 Microchip 的一名應(yīng)用工程師。他主要負責編輯應(yīng)用筆記，投稿文章和視頻等技術(shù)內(nèi)容，以 及分析外設(shè)的用例和開發(fā)代碼示例與演示。Perkel 畢業(yè)于弗吉尼亞理工大學(xué)，獲得了計算機工程理學(xué)學(xué)士學(xué)位。
（來源：Microchip Technology Inc.，作者：8 位單片機業(yè)務(wù)部應(yīng)用工程師Robert Perkel）
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