【導讀】本文介紹基于DSP+FPGA的視頻處理模塊的設計與實現，FPGA負責完成視頻縮放及視頻切換的功能，DSP負責視頻的特殊處理，提供多路視頻任意切換顯示，減少了視頻顯示通道的延遲，較好地滿足了車載視頻綜合顯示的需求。
當前車載電子系統的綜合化程度隨著計算機和電子技術的發展不斷提高，對視頻處理的綜合化要求也不斷提高，如何對多種外視頻源進行處理與對輸出通路進行控制，是車載視頻處理中面臨的越來越突出的問題。本文討論的重點是以DSP+FPGA為核心的視頻處理模塊的設計與實現，可以完成多路視頻的切換選擇輸出控制和視頻縮放顯示的功能，同時具備通信控制等功能。
1 視頻處理模塊系統結構
視頻處理模塊的系統結構如圖1所示，主要包括以下功能電路：
?。?）DSP電路；
（2）存儲器電路，包括DDRII及FLASH；
（3）FPGA功能電路；
?。?）1路高清HDMI接收電路；
（5）l路標清HDMI發送電路；
?。?）4路PAL-D接收電路；
?。?）11路PAL-D發送電路；
（8）CAN通信接口電路，采用單片機內部集成的CAN通訊控制器實現；
?。?）電源轉換電路；
?。?0）時鐘電路；
?。?1）復位及監控電路。
圖1視頻處理模塊系統結構示意圖
視頻處理模塊以DSP+FPGA為核心，通過CAN總線對其進行功能控制，支持四路PAL視頻輸入及1路高清HDMI視頻輸入，在FPGA內進行視頻縮放處理與切換控制，某些復雜、特殊的視頻處理功能由DSP來實現，最終輸出2路標清視頻，其中1路標清數字HDMI視頻，1路標清模擬PAL視頻。
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2 DSP電路設計
DSP選用TI公司的DM648處理器，DM648是TI公司為視頻處理應用開發的一款高性能低功耗處理器，它集成了5個視頻端口和圖像協處理器，主要具有以下特性：
?。?）處理內部主頻1.1GHz，處理速度達到8800MIPS，每個時鐘周期可以執行8個32位C64Xx+指令；
（2）具有32kb的LIPProgramRAM和32kb的L1DDataRAM：
?。?）具有支持512kbyte的L2UnifiedMappedRAM；
（4）支持小端模式；
（5）具有5個可配置的視頻口；
?。?）集成外部EMIFS存儲器管理接口，可管理512Mbytes的DDR2SDRAM和128Mbytes的FLASH；
本設計中，DSP通過專用的DDRII接口外接512MB的DDRII存儲器，通過EMIF接口外接32MB的FLASH。DSP的專用視頻口，配置成 2個輸入視頻端口和1個視頻輸出端口，輸入視頻端口接收FPGA送來的視頻數據，輸入視頻端口既可以接收16bit的高清YCrCb數據，也可以接收符合 BT656標準的8bit標清YCrCb數據；輸出視頻端口輸出符合BT656標準的8bit標清YCrCb數據，DSP將輸出的視頻數據送給FPGA。
3 FPGA電路設計
FPGA用于接收、轉發及處理各種視頻信號，實現視頻縮放、視頻切換等功能。
FPGA共有如下幾種功能接口：
（1）外視頻PAL．D數字視頻接收接口，4路，符合BT656格式的YCrCb信號，每路視頻接口為8位數據信號，1位時鐘線，時鐘頻率27MHz；
?。?）外視頻高清視頻YCrCb接收接口：1路，16位數據信號，l位時鐘線，時鐘頻率74．25MHz，4位控制線；
?。?）接收DSP送來的標清數據：1路，符合BT656格式的YCrCb信號，8位數據信號，1位時鐘線，時鐘頻率27MHz；
?。?）標清數字視頻發送接口：1路，符合BT656格式的YCrCb信號，8位數據信號，1位時鐘線，時鐘頻率27MHz；
?。?）PAL．D數字視頻發送接口：1路，符合BT656格式的YCrCb信號，8位數據信號，1位時鐘線，時鐘頻率27MHz，2位控制信號；
?。?）送給DSP的高清數字視頻接口：1路，16位數據信號，l位時鐘線，時鐘頻率74．25MHz，4位控制線；
?。?）送給DSP的標清數字視頻接口：1路，符合BT656格式的YCrCb信號，8位數據信號，l位時鐘線，時鐘頻率27MHz；
?。?）視頻緩存接口：3片SRAM存儲器。
視頻處理模塊中，FPGA是其功能控制與處理算法實現的核心器件。隨著FPGA工藝和技術的不斷發展，其邏輯容量、存儲器資源、DSP乘加器、軟硬IP核資源都在不斷地擴展和豐富比，使以FPGA為核心完成復雜功能的硬件設計成為可能。FPGA芯片選用Xilinx公司的Spartan6系列低功耗FPGA-XC6SLXl00，XC6SLXl0芯片豐富的邏輯資源與存儲器資源允許進行復雜的視頻處理邏輯開發口。
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4 FPGA內部視頻處理邏輯設計
FPGA邏輯結構功能框圖如圖2所示。
高清HDMI的視頻信號時序為符合高清規范的16bit顏色深度的YCrCb信號，經縮放處理模塊縮小后送入SRAM緩存，高清視頻分辨率經縮小后由 1920×1080i變為640×4801，該視頻數據經時序重構模塊填充成720×576i，并符合BT656標準。高清原始視頻和縮放后的視頻經2路切換控制模塊之后選擇性地送入DSP的視頻端口。
4路PAL視頻解碼后圖像信號時序為符合BT656格式的8bit寬度YCrCb信號，分辨率為720×576i。4路PAL視頻經過縮放處理后合成l路視頻，分別在屏幕的左上、左下、右上及右下四個位置顯示4路PAL視頻，每一路 PAL視頻的分辨率縮小為360×288。處理之后的PAL視頻與原始4路PAL視頻經過5路切換處理之后輸入1路PAL視頻送給DSP。
DSP處理后的視頻送給FPGA，在FPGA內部做1分2處理后輸出2路標清視頻。、
圖2FPGA邏輯功能框圖
5結束語
本文介紹基于DSP+FPGA的視頻處理模塊的設計與實現，FPGA負責完成視頻縮放及視頻切換的功能，DSP負責視頻的特殊處理，提供多路視頻任意切換顯示，減少了視頻顯示通道的延遲，較好地滿足了車載視頻綜合顯示的需求。
